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AND-OR-Invert-Gatter (abgekürzt AOI-Gatter) sind eine Kombination von Logikgattern, die aus einem oder mehreren UND-Gattern gefolgt von einem NOR-Gatter bestehen. Sie lassen sich in Logikfamilien wie CMOS oder TTL mit wenig Aufwand als gemischtes Gatter realisieren.cite-ref-fischer-1-0[1] Sie sind dual zu den OR-AND-Invert-Gattern.

• Übersicht

• Bezeichnungen

• 2-1 AOI-Gatter

• 2-2 AOI-Gatter

• Implementierungen

• CMOS

• Implementierungen in integrierten Schaltkreisen

• Erweiterungen

• Weblinks

• Einzelnachweise

Die mit einem AOI-Gatter realisierte Funktion entspricht der negierten Sum-of-products-Formulierung von Booleschen Funktionen. n {\displaystyle n} Gruppen mit m i {\displaystyle m_{i}} , m i ≥ ≥ 1 , i = 1 … … n {\displaystyle m_{i}\geq 1,i=1\ldots n} Eingangssignalen werden mit UND verknüpft. Diese Werte werden dann mit einem NOR-Gatter mit n {\displaystyle n} Eingängen verknüpft.

Die Anzahl der Eingänge für jedes UND-Gatter steht den Buchstaben 'AOI' vorangestellt und sind durch Bindestrichte getrennt. Ein 2-1 AOI-Gatter verknüpft beispielsweise zwei seiner Eingänge mit UND, dieses Ergebnis dann mit dem dritten Eingang mit NOR. Eine alternative Schreibweise ist AOI21.cite-ref-hendrich-2-0[2]

Ein 2-1 AOI-Gatter realisiert die Funktion

Y = ( A ∧ ∧ B ) ∨ ∨ C ¯ ¯ {\displaystyle Y={\overline {(A\land B)\lor C}}}

mit der Wahrheitstabelle

| Wahrheitstabelle 2-1 AOI | Wahrheitstabelle 2-1 AOI | Wahrheitstabelle 2-1 AOI | Wahrheitstabelle 2-1 AOI |

|---|---|---|---|

| Eingang A B C | Eingang A B C | Eingang A B C | Ausgang Y |

| 0 | 0 | 0 | 1 |

| 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 1 |

| 0 | 1 | 1 | 0 |

| 1 | 0 | 0 | 1 |

| 1 | 0 | 1 | 0 |

| 1 | 1 | 0 | 0 |

| 1 | 1 | 1 | 0 |

Ein 2-2 AOI-Gatter realisiert die Funktion

Y = ( A ∧ ∧ B ) ∨ ∨ ( C ∧ ∧ D ) ¯ ¯ {\displaystyle Y={\overline {(A\land B)\lor (C\land D)}}}

mit der Wahrheitstabellecite-ref-hendrich-2-1[2]

| Wahrheitstabelle 2-2 AOI | Wahrheitstabelle 2-2 AOI | Wahrheitstabelle 2-2 AOI | Wahrheitstabelle 2-2 AOI | Wahrheitstabelle 2-2 AOI |

|---|---|---|---|---|

| Eingang A B C D | Eingang A B C D | Eingang A B C D | Eingang A B C D | Ausgang Y |

| 0 | 0 | 0 | 0 | 1 |

| 0 | 0 | 0 | 1 | 1 |

| 0 | 0 | 1 | 0 | 1 |

| 0 | 0 | 1 | 1 | 0 |

| 0 | 1 | 0 | 0 | 1 |

| 0 | 1 | 0 | 1 | 1 |

| 0 | 1 | 1 | 0 | 1 |

| 0 | 1 | 1 | 1 | 0 |

| 1 | 0 | 0 | 0 | 1 |

| 1 | 0 | 0 | 1 | 1 |

| 1 | 0 | 1 | 0 | 1 |

| 1 | 0 | 1 | 1 | 0 |

| 1 | 1 | 0 | 0 | 0 |

| 1 | 1 | 0 | 1 | 0 |

| 1 | 1 | 1 | 0 | 0 |

| 1 | 1 | 1 | 1 | 0 |

AOI-Gatter können in CMOS effizient als gemischte Gatter implementiert werden. Ein Beispiel zeigt die folgende Abbildung, in der die Realisierung mit gemischten Gattern sechs Transistoren erfordert und Realisierung mittels UND- und NOR-Gatter 10 Transistoren.

Der 74xx51 - Schaltkreis aus der 74xx-Serie von Texas Instruments hat ein 2-2 AOI-Gatter und ein 3-3 AOI-Gatter auf einem Chip.cite-ref-3[3]

Es ist auch möglich, in CMOS gemischte Gatter zu konstruieren, mit denen komplexere Funktionen direkt realisiert werden können. Ein Beispiel aus cite-ref-fischer-1-1[1] hierfür ist die Realisierung von Y = ( ( C ∧ ∧ D ) ∨ ∨ B ) ∧ ∧ A ¯ ¯ {\displaystyle Y={\overline {((C\land D)\lor B)\land A}}} mittels CMOS, wie in der Abbildung unten gezeigt. Ein derartiges Gatter mit n {\displaystyle n} Eingängen hat in CMOS 2 n {\displaystyle 2n} Transistoren.

Commons

: AND-OR-Invert

– Sammlung von Bildern, Videos und Audiodateien

cite-note-fischer-11. ↑ P. Fischer: Aussagenlogik und Gatter. (PDF) Universität Heidelberg, abgerufen am 21. Januar 2024.

cite-note-hendrich-22. ↑ Norman Hendrich: hades complex gates. Universität Hamburg, abgerufen am 21. Januar 2024.

cite-note-33. ↑ SN5451, SN54LS51, SN54S51 SN7451, SN74LS51, SN74S51 AND-OR-INVERT GATES. (PDF) Texas Instruments, abgerufen am 21. Januar 2024 (englisch).